华为何庭波发表芯片实测数据论文：晶体管密度较前代提升55%

9月4日，华为半导体负责人何庭波在中科院科技论文预发布平台ChinaXiv发表论文，披露麒麟2026芯片实测数据，并更新“韬定律”。论文显示，麒麟2026晶体管密度达2.38亿/平方毫米，较前代提升约55%；在相同AI推理性能下，NPU功耗下降66%，GPU功耗下降58%。

何庭波在论文中回应了业界对3D堆叠芯片“高密度带来高功耗、高发热”的质疑。她提出，芯片能耗的关键不只在于计算，更在于数据移动。通过LogicFolding技术重新设计电路布局，将平面电路安排至上下两层，利用混合键合建立高密度垂直互连，缩短信号传输距离，从而降低互连电容和能耗。

论文披露，麒麟2026的典型核心连线长度缩短约20%，关键路径部分连线最多缩短70%，时钟缓冲器数量从约4.36万个降至1.9万个。在相同29 TOPS的AI推理性能下，NPU时钟频率下降63%，供电电压由0.85V降至0.55V，功耗密度下降73%。GPU在相同帧率下电压降低约200mV，功耗下降58%。

何庭波强调，τ定律是时间缩放定律而非能量缩放定律。LogicFolding带来的时间余量既可用于降低功耗，也可用于提升性能。麒麟2026的低功耗表现，是设计者主动将部分时间余量用于节能的结果。她同时坦言，CPU部分仍需更复杂的设计、EDA工具支持和长期验证，这一技术路线仍面临制造与设计挑战。

此前，华为于2026年5月对外发布“韬定律”，尝试为后摩尔时代半导体演进寻找新路径。此次论文更新进一步展示了“τ芯片”通过重构电路结构、缩短信号传输距离，将时间维度革新转化为性能、功耗和温控方面的突破。何庭波在论文结尾表示，每一轮芯片迭代都应留下“计算更多、耗能更少”的成果。